Jaunas oriģinālās XC18V04VQG44C Spot Stock FPGA lauka programmējamās vārtu masīva loģiskās IC mikroshēmas integrētās shēmas

Produkta atribūti

Dokumenti un mediji

Vides un eksporta klasifikācijas

Papildu resursi

Xilinx Memory — konfigurācijas protokoli FPGA

Xilinx iepazīstina ar XC18V00 sēriju ar sistēmā programmējamām konfigurācijas PROM (1. attēls).Šīs 3,3 V saimes ierīces ietver 4 megabitu, 2 megabitu, 1 megabitu un 512 kilobitu PROM, kas nodrošina viegli lietojamu, rentablu metodi Xilinx FPGA konfigurācijas bitu straumju pārprogrammēšanai un glabāšanai.

Kad FPGA ir galvenā sērijas režīmā, tas ģenerē konfigurācijas pulksteni, kas darbina PROM.Īsu piekļuves laiku pēc tam, kad ir iespējots CE un OE, dati ir pieejami PROM DATA (D0) tapā, kas ir savienota ar FPGA DIN kontaktu.Jauni dati ir pieejami īsu piekļuves laiku pēc katras pieaugošās pulksteņa malas.FPGA ģenerē atbilstošu pulksteņa impulsu skaitu, lai pabeigtu konfigurāciju.Kad FPGA ir Slave Serial režīmā, PROM un FPGA tiek iestatīts ar ārēju pulksteni.

Kad FPGA ir Master Select MAP režīmā, FPGA ģenerē konfigurācijas pulksteni, kas darbina PROM.Kad FPGA ir Slave Parallel vai Slave Select MAP režīmā, ārējais oscilators ģenerē konfigurācijas pulksteni, kas darbina PROM un FPGA.Kad CE un OE ir iespējoti, dati ir pieejami PROM DATA (D0-D7) tapās.Jauni dati ir pieejami īsu piekļuves laiku pēc katras pieaugošās pulksteņa malas.Dati tiek ievadīti FPGA nākamajā CCLK augošajā malā.Brīvi darbojošos oscilatoru var izmantot Slave Parallel vai Slave Select MAP režīmā.

Vairākas ierīces var kaskādēt, izmantojot CEO izvadi, lai vadītu šādas ierīces CE ievadi.Visu šīs ķēdes PROM pulksteņa ieejas un DATA izejas ir savstarpēji savienotas.Visas ierīces ir saderīgas, un tās var apvienot ar citiem ģimenes locekļiem vai vienreiz programmējamo sērijas PROM saimi XC17V00.